인텔의 18A 노드 수율은 10%에 불과하고 SRAM 밀도도 TSMC보다 뒤떨어진다고 합니다.

Intel의 야심찬 18A 노드는 대량 생산이 가까워지면서 두 가지 주요 장애물에 직면하고 있습니다. 즉, 수율이 10% 미만이고 SRAM 밀도가 TSMC의 경쟁 N2 프로세스에 비해 불리합니다. 이러한 과제는 Intel의 차세대 CPU, 인공 지능 및 맞춤형 칩 포트폴리오에 노드를 배포하는 데 방해가 될 수 있습니다.

최근 보고서에 따르면 Intel은 18A 노드에서 엄청난 수율 문제에 직면해 있으며, 이로 인해 대량 생산 시간이 지연될 수 있습니다. 조선일보에 따르면 현재 수율은 10%도 안 된다. 생산된 칩 10개 중 거의 9개가 불량이라는 뜻이다.

특히 인텔이 파운드리 고객을 위해 20A(2nm) 프로세스 노드를 취소하고 리소스를 18A(1.8nm) 노드로 옮겼기 때문에 이는 중요한 문제입니다. 10% 미만의 수율이 정확한 것으로 입증되면 적어도 상당한 개선이 이루어질 때까지 해당 노드가 상업적 생산에 적합하지 않을 것이 분명합니다.

이러한 최첨단 노드에서 트랜지스터를 점점 더 밀도가 높은 레이아웃으로 포장하는 것은 전체 반도체 산업에 영향을 미치는 거대한 엔지니어링 장애물입니다. 삼성전자의 3나노 이하 공정 파운드리 수율은 현재 50%도 안 되는 수준이고, GAA(Gate-All-Around) 기술의 수율도 10~20% 수준인 것으로 알려졌다.

하지만 인텔의 18A 노드에 대해 낙관할 이유가 있습니다. 2025년 대량 생산이 예상되기까지 회사가 프로세스를 완성하는 데 아직 몇 달이 남아 있기 때문입니다. 18A 노드는 인텔 서버 칩, 모바일 CPU 및 맞춤형 인공 지능 칩과 같은 유명 제품을 구동할 것이며 잠재적 수익은 엄청납니다.

인텔이 향후 몇 달 안에 18A 수율을 상당한 수준(60% 이상)으로 빠르게 높일 수 있다면 이 노드는 여전히 회사의 차세대 제품 개발을 주도할 수 있습니다.

그러나 수율 문제는 인텔이 18A와 관련하여 직면한 유일한 과제는 아닙니다. TSMC는 또 다른 핵심 영역인 SRAM 밀도에서도 이점을 얻은 것으로 알려졌습니다.

ISSCC2025 프로모션 계획에 따르면 TSMC의 N2(2nm 수준) 노드는 고밀도 SRAM 비트 셀을 약 0.0175μm²로 축소하고 밀도는 38Mb/mm²에 이릅니다. 이에 비해 Intel의 18A 노드는 0.021μm² 및 31.8Mb/mm²를 달성했으며 이는 TSMC의 이전 세대 N3E 및 N5 노드에 더 가깝다는 점에서 분명한 차이가 있습니다.

칩 설계에는 더 많은 SRAM이 필요하므로 이러한 작은 메모리 셀의 밀도를 높이는 것은 작고 효율적인 설계를 유지하는 데 중요합니다. 여기가 올게이트(GAA) 트랜지스터가 작동하는 곳입니다.

기존 핀 전계 효과 트랜지스터(finFET)와 비교하여 GAA 트랜지스터는 모든 측면에서 채널을 제어하여 더 엄격한 스케일링을 달성합니다. 이러한 엄격한 제어는 작은 크기에서도 누출을 줄여 더 높은 밀도의 SRAM을 가능하게 합니다. Intel과 TSMC 모두 GAA를 사용하여 SRAM 비트를 축소하고 있지만 TSMC는 N2 노드를 사용하여 SRAM 비트를 더 조밀하게 포장하는 데 성공했습니다.