이제 3개의 고급 칩 제조업체가 CFETS(상보형 전계 효과 트랜지스터)를 시연했으므로 미래 프로세서의 트랜지스터 밀도를 거의 두 배로 늘리려는 비전이 구체화되기 시작했습니다. CFET는 CMOS 로직에 필요한 두 가지 유형의 트랜지스터를 적층한 단일 구조입니다. 이번 주 샌프란시스코에서 열린 IEEE 국제 전자 장치 컨퍼런스에서 인텔, 삼성, TSMC는 트랜지스터 개발의 다음 단계를 향한 진전을 선보였습니다.
칩 회사들은 2011년부터 사용된 FinFET 장치 구조에서 나노시트 또는 올게이트 트랜지스터로 전환하고 있습니다. 이 이름은 트랜지스터의 기본 구조를 반영합니다. FinFET에서 게이트는 수직 실리콘 핀을 통과하는 전류 흐름을 제어합니다. 나노시트 장치에서 핀은 리본 세트로 절단되며 각 리본은 게이트로 둘러싸여 있습니다. CFET는 본질적으로 더 큰 실리콘 스트립의 스택으로, 절반은 한 장치에, 나머지 절반은 다른 장치에 사용됩니다. Intel 엔지니어들은 IEEE Spectrum 매거진 2022년 12월호에서 이 장치가 단일 통합 프로세스에서 두 가지 유형의 트랜지스터(FET 및 pFET)를 적층한다고 설명했습니다.
전문가들은 CFET가 7~10년 안에 상용화될 것으로 예측하고 있지만 그 전에는 아직 해야 할 일이 많다.
인텔은 CFET를 시연한 최초 3개 회사 중 하나였으며 2020년 IEDM에서 초기 버전을 출시했습니다. 이번에 인텔은 CFET의 가장 간단한 회로인 인버터에 대한 여러 가지 개선 사항을 보고했습니다. CMOS 인버터는 스택에 있는 두 장치의 게이트에 동일한 입력 전압을 보내고 입력의 논리적 반전인 출력을 생성합니다.
Intel 부품 연구 그룹의 수석 엔지니어인 Marko Radosavljevic은 회의 전에 기자들에게 "인버터는 단일 핀으로 완성되었습니다. 최대 확장 시 크기는 일반 CMOS 인버터의 50%가 될 것입니다."라고 말했습니다.
Intel의 인버터 회로는 상단 및 하단 트랜지스터(노란색)를 연결하는 새로운 방법과 실리콘 아래에서 트랜지스터 중 하나(회색)에 액세스하는 새로운 방법을 사용합니다.
문제는 두 개의 트랜지스터를 인버터 회로로 적층하는 데 필요한 모든 상호 연결 라인을 함께 압착하면 면적 이점이 무효화된다는 것입니다. 사물을 컴팩트하게 유지하기 위해 Intel은 스택된 장치에 연결할 때 혼잡을 일부 제거하려고 노력하고 있습니다. 오늘날의 트랜지스터에서는 모든 연결이 장치 자체 위에서 이루어집니다. 그러나 올해 말 인텔은 상호 연결이 실리콘 표면 위와 아래 모두 존재할 수 있도록 하는 후면 전력 전송이라는 기술을 사용할 예정입니다. 이 기술을 사용하면 아래쪽 트랜지스터가 위쪽이 아닌 아래쪽에서 연결되어 회로가 크게 단순화됩니다. 결과 인버터는 접촉 폴리피치(CPP, 한 트랜지스터의 게이트에서 다음 트랜지스터의 게이트까지의 최소 거리)라는 밀도 품질을 가지며, 이는 60나노미터입니다. 오늘날의 5nm 노드 칩의 CPP는 약 50nm입니다.
또한 인텔은 장치당 나노시트 수를 2개에서 3개로 늘리고, 두 장치 사이의 간격을 50나노미터에서 30나노미터로 줄이고, 향상된 기하학적 구조를 사용하여 장치의 다양한 부분을 연결함으로써 CFET 스택의 전기적 특성을 개선했습니다.
Intel의 60nm보다 작은 폼 팩터를 사용하여 삼성은 48nm 및 45nm 접촉 다중 피치(CPP)에 대한 결과를 보여줬지만 이러한 결과는 완전한 인버터가 아닌 개별 장치에 대한 것입니다. 삼성의 두 프로토타입 CFET 중 더 작은 성능이 떨어졌지만 이는 그다지 크지 않았으며 회사 연구원들은 제조 공정 최적화가 이 문제를 해결할 것이라고 믿습니다.
삼성 성공의 핵심은 적층형 pFET 및 nFET 장치의 소스와 드레인을 전기적으로 분리하는 능력입니다. 적절한 절연이 없으면 삼성이 3DSFET(3차원 적층 전계 효과 트랜지스터)라고 부르는 장치에서 전류가 누출될 수 있습니다. 이러한 분리를 달성하는 핵심 단계는 습식 화학 물질과 관련된 에칭 단계를 새로운 유형의 건식 에칭으로 대체하는 것입니다. 이를 통해 양호한 장치의 수율이 80% 증가합니다.
Intel과 마찬가지로 Samsung은 공간을 절약하기 위해 실리콘 아래에서 장치 하단을 만집니다. 그러나 한국 칩 제조사는 페어링된 각 장치에 인텔의 3개 나노시트 대신 단 1개의 나노시트만 사용한다는 점에서 미국 회사와 다릅니다. 연구진에 따르면 나노시트의 수를 늘리면 CFET의 성능이 향상될 것이라고 합니다.
삼성과 마찬가지로 TSMC도 산업적으로 관련된 48nm 피치를 성공적으로 달성했습니다. 이 장치를 독특하게 만드는 것은 상단 장치와 하단 장치 사이에 절연층을 생성하여 이들 사이의 절연을 유지하는 새로운 접근 방식입니다. 나노시트는 일반적으로 실리콘과 실리콘 게르마늄의 교번 층으로 형성됩니다. 공정의 적절한 단계에서 실리콘 게르마늄 관련 에칭 방법은 이러한 물질을 제거하여 실리콘 나노와이어를 자유롭게 만듭니다. TSMC는 실리콘 게르마늄 층을 사용하여 두 장치를 분리합니다. 실리콘 게르마늄 층이 다른 실리콘 게르마늄 층보다 빠르게 에칭된다는 점을 알고 있으므로 게르마늄 함량이 특히 높은 실리콘 게르마늄 층을 사용합니다. 이러한 방식으로, 실리콘 나노와이어를 방출하기 전에 여러 단계를 거쳐 절연층을 생성할 수 있습니다.