TSMC 로드맵은 2030년까지 단일 칩 패키지에 수조 개의 트랜지스터를 설치할 계획을 밝힙니다.

최근 IEDM 컨퍼런스에서 TSMC는 2030년까지 1조 개 이상의 트랜지스터를 패키징할 수 있는 차세대 칩 패키징을 위한 프로세스 로드맵을 미리 선보였습니다. 이는 Intel의 장기 비전과 일치합니다. 이러한 거대한 트랜지스터 수는 고급 다중 칩 세트 3D 패키징을 통해 달성될 것입니다. 그러나 TSMC는 또한 모놀리식 칩의 복잡성을 높여 궁극적으로 단일 칩에 2000억 개의 트랜지스터 설계를 달성하는 것을 목표로 하고 있습니다.

이를 위해서는 TSMC가 계획된 N2, N2P, N1.4 및 N1 노드를 꾸준히 업그레이드해야 합니다. 다중 칩 세트 아키텍처가 현재 주목을 받고 있지만 TSMC는 패키징 밀도와 원시 트랜지스터 밀도가 동시에 높아져야 한다고 믿습니다. NVIDIA의 800억 트랜지스터 GH100 GPU는 Cerebras의 웨이퍼 레벨 설계를 제외하고 현재 사용 가능한 가장 큰 칩 중 하나입니다.

그러나 TSMC의 로드맵에서는 먼저 1000억 개 이상의 트랜지스터로 구성된 모놀리식 설계를 통해 그 숫자를 두 배 이상으로 늘리고 최종적으로는 2000억 개 이상으로 늘릴 것을 요구합니다. 물론 칩 크기가 증가함에 따라 수율이 더욱 어려워지기 때문에 첨단 소형 칩 패키징이 중요해집니다.

AMD의 MI300X, 인텔의 PonteVecchio 등 멀티칩 모듈 제품은 PVC에 47개의 칩을 포함해 수십 개의 칩을 통합했다. TSMC는 CoWoS, InFO, 3D 스태킹 및 기타 여러 기술을 통해 1조 개 이상의 트랜지스터를 수용하는 칩 패키지로 이러한 확장을 확장할 계획입니다.

최근 확장 속도가 둔화되었지만 TSMC는 여전히 미래의 밀도 요구 사항을 충족하기 위해 패키징 및 프로세스 분야에서 획기적인 발전을 이룰 것이라고 확신합니다. 파운드리에 대한 지속적인 투자는 차세대 반도체 역량 확보에 있어 진전을 보장합니다. 그러나 로드맵이 아무리 공격적이더라도 궁극적으로 물리학이 일정을 결정하게 됩니다.