일리노이대학교 어바나-샴페인 캠퍼스 연구팀은 최근 실리콘 칩에 3개의 활성 실리콘 회로층을 수직으로 적층해 약 98~100%의 트랜지스터 수율을 달성했다고 발표했다. 무어의 법칙이 물리적 한계에 가까워지는 상황에서 칩 컴퓨팅 성능 밀도를 높이는 새로운 엔지니어링 경로를 제시하는 것으로 평가된다. 

이번 성과는 그레인저 공과대학 재료공학과 교수 Qing Cao 팀이 완성했다. 핵심 아이디어는 2차원 평면에서 계속해서 소자 크기를 줄이는 것이 아니라 회로를 '위로 구축'하고 단결정 실리콘 필름을 저온에서 층별로 적층해 단일 칩 3차원 집적 구조를 구축하는 것이다.

지난 60년 동안 무어의 법칙에 설명된 "트랜지스터 수의 정기적인 두 배 증가"는 평평한 실리콘 웨이퍼의 장치 형상 크기의 지속적인 축소에 의존해 왔지만 이제 이 확장 경로는 양자 효과와 실리콘 재료 자체의 특성으로 인한 엄격한 제약에 직면하고 있습니다. Cao Qing은 접촉 게이트 간격과 같은 주요 공정 매개변수의 관점에서 현대 공정의 트랜지스터를 "더 작게 만드는 것은 어렵다"고 지적했습니다. 문제는 더 이상 공정 의지가 아니라 "실리콘의 고유한 재료 특성과 양자역학의 기본 법칙에 따라" 결정됩니다.

이러한 맥락에서 3차원 통합은 컴퓨팅 밀도를 지속적으로 향상시키기 위한 중요한 방향 중 하나로 간주됩니다. 로직과 메모리 셀을 수직 방향으로 쌓아서 칩 설계자는 동일한 설치 공간에 더 많은 트랜지스터를 수용할 수 있을 뿐만 아니라 레이어 간 상호 연결 경로를 크게 단축하여 대역폭을 늘리고 대기 시간을 줄일 수 있습니다. 현재 업계에서는 고대역폭 메모리(HBM), AMD의 3D V-Cache 등의 제품에 스택형 칩 기술을 채택하고 있습니다. 그러나 이러한 솔루션의 대부분은 웨이퍼 또는 다이 간의 결합에 의존합니다. TSV(실리콘 관통 비아)의 크기와 정렬 정확도에 의해 제한되지만 층간 상호 연결 밀도에는 여전히 한계가 있습니다.

기존 적층 기술과 달리 Cao Qing 팀은 "모놀리식 3D 통합"이라는 아이디어를 채택했습니다. 즉, 회로 층과 금속 상호 연결을 완성한 기판 표면에 직접 활성 단결정 실리콘 장치의 새로운 층을 구축하고 고밀도 금속 관통 구멍을 통해 미세한 수직 상호 연결을 달성하는 것입니다. 이 아이디어는 오랫동안 열 예산의 영향을 받았습니다. 전통적인 고성능 실리콘 공정에서는 종종 섭씨 1,000도에 가까운 고온이 필요하며 업계에서는 일반적으로 회로와 금속의 첫 번째 레이어가 완성되면 약 섭씨 400도 이상의 가열이 기존 구조에 허용할 수 없는 손상을 초래할 것이라고 믿고 있습니다. 이 문제를 피하기 위해 일부 연구에서는 새로운 재료를 사용하여 상위 계층 장치를 만드는 방법으로 전환했지만 이러한 장치는 일반적으로 기본 실리콘만큼 빠르고 안정적이지 않아 전반적인 성능에 영향을 미칩니다.

Cao Qing 팀은 단결정 실리콘을 계속 사용하기로 결정했지만 "웨이퍼 로딩 방법"을 변경했습니다. 연구진은 먼저 도너 웨이퍼 위에 초박형 단결정 실리콘 나노필름을 준비하고, 이를 웨이퍼에서 독립된 자립형 필름으로 벗겨낸 뒤, '라미네이팅 머신'과 유사한 롤투롤 전사 공정을 사용해 섭씨 200도 이하의 온도에서 처리된 타겟 웨이퍼 표면에 이 필름을 적층했다. 단결정 구조를 유지한 덕분에 이 필름은 장치 처리 후 기존 고온 실리콘 트랜지스터와 유사한 전기적 특성을 나타내면서 모놀리식 3차원 통합의 엄격한 열 예산 요구 사항을 충족합니다.

장치 구조의 물리적 형태도 큰 장점이다. 약 500~700 마이크론 두께의 전체 웨이퍼를 처리해야 하는 기존 적층 기술과 달리, 팀이 사용하는 실리콘 나노필름은 두께가 약 10나노미터에 불과합니다. 이 규모에서 실리콘 필름은 기본 회로 표면의 작은 기복에 맞춰 구부러지고 순응할 수 있으므로 강성 웨이퍼 본딩에서 흔히 발생하는 보이드 및 보이드의 위험을 줄이는 더 단단한 핏이 가능합니다. 연구팀은 이 형태가 공정 흐름을 단순화하고 비용 잠재력을 낮추며 웨이퍼 수준의 대량 생산으로 규모를 확장하는 데 더 도움이 된다고 지적했습니다.

안전한 범위 내에서 프로세스 온도를 추가로 제어하기 위해 팀은 트랜지스터 아키텍처도 조정했습니다. 기존 CMOS 공정은 소스-드레인 접합 영역을 형성하기 위해 다중 고온 도핑에 의존했지만, 이번 연구에서는 적층 전 초박막 실리콘 필름을 고농도 및 균일하게 도핑한 후 게이트를 통해 전체 채널을 제어하는 ​​'무접합 트랜지스터' 솔루션을 사용합니다. 매우 얇은 채널 두께는 효과적인 게이트 제어 기능을 달성하는 데 도움이 되며, 높은 도핑 수준은 전도 성능과 공정 달성 가능성을 고려하여 접촉 저항을 줄이는 데 도움이 됩니다.

연구팀은 이를 기반으로 단일 칩에 3개의 회로 층을 쌓고, 각 층에는 625개의 트랜지스터가 내장되어 있으며, 3개의 층 구조를 수직 금속 상호 연결을 통해 직렬로 연결하여 완전한 회로를 구성했습니다. 테스트 결과에 따르면 3층 트랜지스터는 출력 전류 밀도와 같은 주요 지표에서 기존 고온 공정의 벌크 실리콘 장치와 동일합니다. 동시에 칩 범위 내에서 우수한 일관성과 매우 높은 수율을 보여줍니다. 장치 성능은 대체 재료를 사용하는 모놀리식 3차원 장치보다 최소 3~4배 더 높습니다. 이러한 적층형 장치를 기반으로 팀은 3차원 논리 회로와 SRAM(Static Random Access Memory) 셀의 프로토타입 검증을 달성했습니다.

SRAM의 예는 3차원 통합의 아키텍처 이점을 직관적으로 반영합니다. Cao Qing은 CPU와 GPU에 널리 사용되는 정적 랜덤 액세스 메모리를 예로 들면, 기존 SRAM은 1비트의 정보를 저장하기 위해 6개의 트랜지스터를 동일한 평면에 배열해야 한다고 말했습니다. 수직 통합을 통해 이 6개 장치는 "파이를 퍼뜨리기 위해 교외 주거 지역을 고층 건물로 교체하는 것과 같이" 여러 계층으로 배포될 수 있습니다. 동일한 기능을 유지하면서 점유 면적을 대폭 줄일 수 있으며, 계층 간 통신의 효율성을 향상시킬 수 있습니다.

연구팀은 이번 성과의 의의는 실험실에서 일회성 시연이 아닌 '대량생산'에 있다고 강조했다. 현재 시연된 3층 구조에서는 장치 수율이 98%~100%에 도달했으며 장치 간 성능 변동도 작습니다. 이론적으로 이 공정은 고속과 일관성을 유지하면서 기존 3개 레이어 위에 더 많은 회로 레이어를 계속해서 쌓을 수도 있습니다. 이는 향후 공정을 파운드리로 이전하고 실제 반도체 생산라인으로 나아가기 위한 기반을 마련한다.

이 프로젝트는 일리노이 대학 그레인저 공과대학 산하 가속 성능을 갖춘 첨단 반도체 칩 센터에서 추진하고 있습니다. 이 센터의 산업 파트너로는 IBM, Intel, TSMC와 같은 대규모 칩 회사가 있습니다. 연구원들은 현재 이 단일 칩 3차원 통합 단결정 실리콘 기술을 산업용 등급 파운드리 시스템에 도입할 계획입니다. 성공적으로 구현될 수 있다면 향후 상용 칩에서 '위로 성장'하는 이 새로운 3차원 실리콘 칩이 포스트 실리콘 시대 무어의 법칙의 새로운 확장 형태를 모색하는 모습을 보일 것으로 기대된다.