대량의 측정 데이터와 엔지니어링 세부 사항이 최근 업계의 소음에 대한 화웨이의 대답인 것 같습니다. 올해 5월 25일, Huawei Semiconductors의 He Tingbo 대표는 무어 시대 이후 반도체 발전을 위한 새로운 기술 경로를 찾기 위해 중국과학원의 과학 논문 사전 공개 플랫폼인 ChinaXiv에서 "다단계 전자 시스템을 위한 시간 최소화 이론"의 사전 인쇄(V1 버전)를 처음으로 공개했습니다.
지난 수십 년 동안 트랜지스터의 기하학적 크기가 지속적으로 축소되어 온 "기하학적 수축"과 달리, 이 이론은 전자 시스템의 지속적인 진화를 위한 새로운 목표로서 "기하학적 수축"을 "시간(τ) 수축"으로 대체할 것을 제안합니다. Logic Folding(로직 폴딩), Unified Bus(통합 버스) 및 Hi-ONE 광 상호 연결과 같은 기술을 통해 장치, 회로, 칩에서 시스템의 여러 레벨까지 신호 전파 시간을 지속적으로 압축하여 성능, 에너지 효율성 및 시스템 통합의 지속적인 개선을 달성합니다.
7월 3일, He Tingbo는 ChinaXiv에 V2 버전을 출시했습니다. V1 버전과 비교하여 새 버전의 논문의 핵심 이론은 변경되지 않았지만 대량의 측정 데이터와 엔지니어링 세부 사항이 추가되었으며 향후 몇 년간 Kirin 프로세서와 Ascend AI 플랫폼의 진화 경로가 더욱 개선되었습니다.
첨단 공정의 물리적 경계를 다루고 있는 글로벌 반도체 산업에 있어 이는 또한 이번 백서 업데이트에서 가장 주목할만한 변화 중 하나입니다.
Qilin을 사용하여 τ 법칙 검증
"τ 법칙이란 무엇인가?"에 대한 더 많은 답변을 제공하는 V1에 비해 V2 버전은 이 이론이 어떻게 구현되는지 추가로 설명하기 위해 더 많은 데이터를 사용합니다.
논문의 핵심에서 제안된 3차원 로직 폴딩을 예로 들어 V1은 3차원 스태킹을 사용하여 임계 경로를 단축하고, RC 지연을 줄이고, 주파수와 트랜지스터 밀도를 높이는 기본 아이디어를 주로 소개하고, V2는 이 기술이 달성할 수 있는 핵심 엔지니어링 조건을 추가로 설명합니다.
이 논문에서는 하이브리드 본딩 간격과 상단 금속층 배선 간격 사이의 관계를 설명하기 위해 "기어비"라는 개념을 추가합니다. 이 논문에서는 수직 상호 연결 간격이 상단 금속 레이어 간격(기어 비율이 3보다 낮고 이상적으로는 1에 가까움)에 충분히 가까울 때만 설계 공간이 기존 매크로블록 수준의 이산 최적화(이산 최적화)에서 단위 수준의 연속 최적화(연속 최적화)로 변환될 수 있다고 지적합니다.
이러한 변화는 EDA 도구가 여러 활성 레이어를 연속적인 전체로 처리하고 표준 단위 세분성에서 레이어 간 협업 설계를 수행할 수 있게 해주기 때문에 매우 중요합니다. 이는 기능 모듈별로 강제로 레이어를 구성하는 광범위한 접근 방식으로 제한되지 않고 3차원 스태킹의 진정한 잠재력을 발휘할 수 있기 때문입니다. 이 논문은 또한 이 목표를 달성하기 위해 화웨이가 초미세 피치 하이브리드 본딩, TSV 수축 및 라미네이션 정밀 제어 분야에서 다년간의 공정 개발 노력을 경험했다고 지적합니다.
V1에서 화웨이는 로직 폴딩으로 구동되는 차세대 Kirin 프로세서에 대한 개발 계획을 나열했습니다. 이를 바탕으로 V2는 트랜지스터 밀도와 CPU 주파수의 투영 곡선을 추가하여 CPU 성능 코어 주파수, 트랜지스터 밀도 및 논리 접는 진화를 보다 완전한 정량적 프레임워크로 통합했습니다. 모바일 측면에서 V2는 최상위 금속층에서 M6층(고위 배선 자원의 30% 이상을 방출할 수 있음)으로, 그리고 2층에서 다중 활성층 적층의 3, 4층으로 점진적으로 내려가는 TSV의 진화 경로를 명확하게 보완합니다. 시간적으로 보면 화웨이 Ascend 990은 2030년쯤에 논리적인 접기를 도입할 예정이다.
로드맵 자체와 비교하면, 논문에 추가된 대량의 엔지니어링 검증 데이터에서 더 큰 변화가 발생합니다. V2 버전에는 동일한 성능 조건에서 Kirin 2026과 Kirin9030 Pro 간의 실제 측정 비교가 추가되어 동일한 성능 목표 하에서 두 칩의 전압, 전력 소비 및 전력 밀도의 변화를 보여줍니다. 데이터에 따르면 25°C 환경 및 기타 성능 목표 하에서 Kirin 2026은 공급 전압을 1.1V에서 0.9V로 줄일 수 있고 정규화된 전력 소비는 0.59로 떨어지며(즉, 전력 소비는 41% 감소) 표준화된 전력 밀도는 약 5.6% 감소합니다.
업계의 관점에서 볼 때 V1은 주로 성능 결과를 표시하는 반면, V2는 이러한 결과를 달성하는 데 필요한 엔지니어링 제약 조건, 열 관리 전략 및 설계 방법론을 보완하여 이론적 프레임워크에서 지속적으로 검증할 수 있는 일련의 칩 설계 방법으로 τ 법칙의 점진적인 발전을 더욱 촉진합니다.
칩에서 AI 클러스터까지
모바일 단말기 외에도 V2 버전에서 주목할 만한 또 다른 변화는 τ 법칙이 단일 칩에서 전체 AI 컴퓨팅 시스템으로 어떻게 확장되는지에 대한 보다 완전한 설명입니다.
화웨이는 대형 모델이 계속 진화함에 따라 AI 시스템이 직면하는 병목 현상은 더 이상 단일 칩의 컴퓨팅 성능뿐만 아니라 컴퓨팅, 상호 연결, 스토리지, 전원 공급 장치 등 여러 수준의 개발 속도의 점진적인 불균형이라고 믿습니다. 미래의 AI 인프라가 지속적으로 성능을 향상시키려면 단일 프로세스 노드의 진화에만 의존하는 것이 아니라 시스템 수준에서 시상수 τ를 계속 압축해야 합니다.
구체적인 구현 경로에서 업데이트된 문서는 여러 개의 새로운 도식 다이어그램을 통해 시스템 내 통합 버스, Hi-ONE 및 3D 폴딩의 세 가지 기술의 노동 분업과 협업에 대해 더욱 자세히 설명합니다. 세 가지 기술이 함께 작동하여 다양한 수준에서 τ를 최적화하여 칩, AI 클러스터에 대한 상호 연결에서 시스템 수준의 협업 설계를 형성합니다.
또한 V1 버전에서 화웨이는 3차원 논리 분할에 적합한 EDA 툴 체인, 웨이퍼 간 프로세스 편차 보상, 수직 상호 연결 오버헤드, 시스템 에너지 소비 및 새로운 벤치마크 테스트 방법을 포함하여 해결해야 할 일련의 핵심 문제도 명확하게 제안했습니다. 동시에 열 감지 설계 전략과 해당 전력 밀도 측정 데이터가 V2에서 보완됩니다.
보도 당시 해당 논문은 ChinaXiv 플랫폼에서 260,000회 이상 클릭되었고 50,000회 이상 다운로드되었습니다.
Huawei가 두 가지 버전의 논문에서 τ Law를 성숙한 솔루션으로 설명하지 않았지만 이를 지속적으로 발전하고 전체 산업 체인에 걸쳐 협업이 필요한 엔지니어링 시스템으로 포지셔닝했다는 점은 주목할 가치가 있습니다.
He Tingbo는 향후 6~10년 동안 τ를 핵심 연구 개발 목표로 삼는 기업, 과학 연구 팀 및 산업 생태학이 향후 10년 동안 컴퓨팅 산업의 발전 패턴을 지배하게 되기를 희망한다고 언급했습니다.
"향후 10년간의 기술 개발 프레임워크는 명확했지만, 아직 단일 기업이 극복할 수 없는 해결되지 않은 문제가 많이 있습니다. 툴 체인, 산업 표준, 성능 벤치마크, 장치 물리학, 비즈니스 모델 및 기타 분야는 전체 산업의 공동 창작이 필요합니다." 그는 Tingbo가 말했다.