요약:
인텔 경영진은 최근 공개 인터뷰에서 첨단 공정 기술에서 회사와 TSMC 간의 격차가 "단 몇 퍼센트 포인트"로 좁혀졌다고 밝혔습니다. 앞으로 업계 리더를 따라잡기 위한 가장 큰 과제는 더 이상 기술 자체가 아니라 경쟁사와 어울리는 제조 규모와 생산 능력 시스템을 어떻게 구축할 것인가입니다.
Dwarkesh 팟캐스트에서 Intel 최고 기술 책임자(CTO) Pushkar Ranade는 순수한 기술 및 성능 관점에서 볼 때 Intel과 TSMC 간의 거리가 이미 상당히 제한되어 있다고 지적했습니다. 그는 회사가 직면한 핵심 문제는 첨단 공정의 생산 규모를 확대하는 것이며 이 공정을 완료하는 데 오랜 시간이 걸릴 것이라고 믿습니다. 즉, 경쟁 환경을 결정하는 것은 프로세스 노드 자체뿐만 아니라 누가 고급 칩을 더 큰 규모로 안정적이고 경제적으로 생산할 수 있는지에 달려 있습니다.
동시에 Intel의 제조 개발 및 고객 협력 부서 부사장 겸 총괄 책임자인 Chris Os는 높은 개구수 극자외선 리소그래피(High-NA EUV) 기술에 대한 회사의 레이아웃에 중점을 두었습니다. 그는 Intel이 Backside Power Delivery 기술을 가장 먼저 채택했기 때문에 High-NA EUV 장비를 활용할 때 독특한 이점이 있다고 말했습니다.
High-NA EUV는 차세대 칩 제조의 핵심 기술로 널리 알려져 있습니다. 기존 EUV 장비와 비교하여 더 높은 개구수는 리소그래피 해상도를 향상시켜 칩 제조업체가 더 적은 노출 단계로 더 미세한 회로 패턴을 완성할 수 있는 기회를 제공합니다. 이는 제조 복잡성을 줄일 뿐만 아니라 생산 비용도 절감할 수 있을 것으로 기대된다. 보고서는 이 기술이 약 8나노미터에서 16나노미터의 피치 범위 내에서 고급 패턴 제조를 지원하여 미래의 고밀도 칩 설계를 지원할 수 있다고 지적했습니다.
크리스 오스는 인텔이 채택한 후면 전원 공급 장치 아키텍처가 원래 웨이퍼 전면에 있던 전원 공급 네트워크를 웨이퍼 후면으로 이전함으로써 전면 트랜지스터와 데이터 전송 라인의 레이아웃을 위한 더 많은 공간을 확보한다고 설명했습니다. 이 디자인은 프론트엔드 라인 간격 압력을 효과적으로 줄이고 포토리소그래피 공정 중에 칩 디자인의 공차 공간을 더 느슨하게 만들 수 있습니다.
그에 따르면, 후면 전원 공급 기술 덕분에 인텔은 High-NA EUV를 직접 활용해 관련 그래픽 제조를 완성할 수 있다고 합니다. TSMC는 동일한 전원 공급 장치 아키텍처를 채택하지 않기 때문에 일부 설계에서는 더 좁은 라인 간격을 유지해야 합니다. 따라서 생산을 완료하기 위해 High-NA EUV에 전적으로 의존할 수는 없습니다. 목표를 달성하려면 여전히 듀얼 패터닝 EUV 프로세스에 의존해야 합니다.
또한 그는 인텔의 차세대 14A 프로세스가 현재 프로세스 설계 키트(PDK)의 옵션으로 고객에게 공개되어 있다고 밝혔습니다. 이 프로세스의 채택 여부와 관련하여 회사는 다양한 고객의 요구에 따라 개별적인 논의와 협력을 진행할 것입니다.
업계에서는 이 성명이 인텔이 14A 노드를 중심으로 High-NA EUV 배치를 적극적으로 홍보하고 있음을 더욱 보여준다고 믿습니다. 시장에서는 High-NA EUV가 18A 공정에 처음으로 사용될 수 있다는 소문이 돌았지만, 이번에 공개된 정보로 볼 때 14A는 Intel의 핵심 기획 차세대 첨단 공정 플랫폼 중 하나가 되었습니다.
글로벌 반도체 산업의 경쟁이 계속 가열되는 가운데 인텔은 후면 전원 공급 장치, 높은 개구수 EUV, 차세대 14A 공정 등의 기술 조합을 통해 경쟁 우위를 재확립하려고 노력하고 있습니다. 회사 경영진은 기술 수준에서 TSMC에 가깝다고 생각하지만 인텔은 고급 프로세스의 대규모 생산, 고객 생태 및 용량 확장 측면에서 여전히 장기적이고 힘든 과제에 직면해 있습니다.
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