요약:
최근 몇 년간 화웨이가 제안한 로직 폴딩(Logic Folding) 칩 아키텍처는 다시 한번 반도체 업계의 관심을 끌었습니다. 화웨이가 이전에 공개한 데이터에 따르면 칩의 내부 논리 회로를 재구성하고 수직 3차원 레이아웃을 수행함으로써 신호 전송 경로가 크게 단축되고 클럭 네트워크에 필요한 버퍼 수가 크게 줄어들 수 있음을 보여줍니다. 그러나 반도체 업계 전문가들은 이 아키텍처가 신호 전송 비용을 일부 줄일 수는 있지만 3D 칩의 가장 어려운 방열 문제를 근본적으로 해결할 수 없고, 이는 향후 규모 확장에도 큰 걸림돌이 될 수 있다고 지적한다.
로직 폴딩(Logic Folding)은 미국의 첨단 반도체 기술이 제한되는 상황에서 화웨이가 제안한 칩 설계 방식이다. 핵심 아이디어는 단순히 트랜지스터를 축소하기 위해 더 발전된 포토리소그래피 공정에 의존하는 것이 아니라, 칩 내부의 로직 유닛을 재배치하고 원래 주로 2차원 평면에 분산되어 있던 회로를 수직 방향으로 이동시켜 칩 내부 신호의 전파 거리를 단축하는 것입니다.
이 아이디어는 화웨이가 제안한 '타우 스케일링 법칙'을 기반으로 합니다. 전통적인 무어의 법칙은 주로 트랜지스터 크기와 트랜지스터 수에 초점을 맞춘 반면, 화웨이가 제안한 Tau Scaling은 신호 전파 시간과 내부 칩 상호 연결 거리에 더 많은 관심을 기울이고 데이터 전송 경로를 단축하여 성능과 에너지 효율성을 향상시키기를 희망합니다.
Huawei가 공개한 테스트 데이터에 따르면 Logic Folding은 일부 중요한 논리 경로를 크게 단축할 수 있습니다. 그 중 클럭 네트워크는 주요 최적화 대상 중 하나입니다. 현대의 고성능 프로세서에는 수많은 논리 장치가 포함되어 있기 때문에 클럭 신호는 복잡한 클럭 트리를 통해 칩의 다양한 영역으로 전파되어야 하며, 신호 품질을 보장하려면 많은 수의 클럭 버퍼를 배포해야 합니다.
화웨이 데이터에 따르면 로직 폴딩을 통해 관련 회로를 재구성한 후 처리 모듈의 클럭 버퍼 수를 약 43,600개에서 19,000개로 50% 이상 줄일 수 있는 것으로 나타났습니다.
동시에 관련 시계 배선의 길이도 크게 줄일 수 있습니다. Huawei가 공개한 데이터에 따르면 일부 설계의 주요 경로는 최대 70%까지 단축될 수 있으며 전체 신호 경로는 평균 약 20%까지 단축될 수 있습니다.
그 뒤에 숨어 있는 원리는 복잡하지 않습니다. 칩 내부의 신호 라인이 길어질수록 기생 저항과 커패시턴스가 커지고 이러한 라인을 구동하는 데 더 많은 에너지가 필요합니다. 신호 전파 거리를 단축하면 상호 연결에 의해 생성되는 용량성 부하가 줄어들어 동적 전력 소비가 줄어듭니다.
클럭 신호가 칩 전체에 지속적으로 전파되어야 하기 때문에 클록 네트워크는 이 최적화에 특히 적합합니다. 프로세서가 실제 계산을 많이 수행하지 않더라도 클록 트리는 여전히 상당한 전력을 소비할 수 있습니다. 따라서 클럭 버퍼 수와 관련 배선 길이를 줄일 수 있다면 트랜지스터 제조 공정을 변경하지 않고도 일정한 전력 이득을 얻을 수 있습니다.
이것은 Huawei가 Logic Folding이 기존 칩의 확장 병목 현상을 극복할 수 있다고 믿는 중요한 이유 중 하나이기도 합니다. 첨단 포토리소그래피 기술에만 의존하는 것과 비교하여 칩 내부 구조를 재설계하면 이론적으로 기존 제조 공정을 기반으로 성능과 에너지 효율성을 지속적으로 향상시킬 수 있습니다.
그런데 문제는 칩이 2차원 영역만 갖고 있는 것이 아니라는 점입니다. 많은 수의 고전력 논리 회로를 수직으로 쌓으면 칩의 단위 부피당 전력 밀도가 급격히 증가합니다. 기존 2차원 칩의 주요 열 방출 경로는 실리콘 칩 표면에서 방열판으로 열을 전도하는 것입니다. 3차원 칩에서는 내부 로직 레이어가 외부 방열 구조에서 더 멀리 떨어져 있어 발생된 열을 방출하기가 더 어렵습니다. 이는 반도체 전문가들이 로직 폴딩에 대해 갖는 가장 큰 고민 중 하나이기도 하다.
두 개 이상의 고전력 로직 레이어를 함께 쌓으면 전체 칩의 총 전력 소비가 감소하더라도 단위 부피당 발생하는 열은 여전히 크게 증가할 수 있습니다. 특히, CPU 코어, GPU 컴퓨팅 유닛, NPU 등 전력 소모가 큰 모듈이 겹치는 위치에 배치되면 매우 뚜렷한 로컬 핫스팟이 형성됩니다.
핫스팟 온도가 너무 높으면 칩은 작동 전압, 주파수를 줄이거나 성능을 적극적으로 제한해야 합니다. 그렇지 않으면 트랜지스터 수명과 칩 신뢰성에 영향을 미칠 수 있습니다. 따라서 이론적인 성능 향상은 궁극적으로 열 제한으로 인해 상쇄될 수 있습니다.
화웨이 자체도 로직 폴딩의 추가 개발을 위한 핵심 과제 중 하나가 열 방출임을 인정했습니다. 적층된 레이어 수가 증가함에 따라 금속 재료를 사용하여 칩 표면에 열을 전도하는 기존 수동 냉각 방식은 수요를 충족하기가 점점 더 어려워질 것입니다.
화웨이는 현재 칩의 윗면과 아랫면에 보다 효과적인 열 전도 경로를 구축하기 위해 다이아몬드 방열층과 미세 액체 냉각 채널을 포함한 솔루션을 탐색하고 있습니다. 관련 연구 계획에서는 내부에서 발생하는 열을 직접 제거하기 위해 칩 내부나 패키징 구조에 마이크론 규모의 액체 냉각 채널을 추가하는 것도 고려하고 있습니다.
그러나 이로 인해 새로운 제조 복잡성이 발생합니다. 3차원 스태킹은 단순히 두 개의 칩을 서로 겹쳐 붙이는 것이 아닙니다. 서로 다른 레이어 간의 고속 통신을 달성하려면 매우 높은 밀도의 수직 상호 연결 구조가 필요하며 제조 중 웨이퍼 본딩, 열 응력, 수율 및 온도 제한과 같은 문제도 해결해야 합니다.
최근 Huawei의 차세대 칩 분해를 통해 Logic Folding이 실제로 구리-구리 하이브리드 본딩으로 연결된 수직으로 쌓인 두 개의 칩 레이어를 사용한다는 사실이 확인되었습니다. 관련 구조에는 수많은 수직 상호 연결 채널이 있으며 두 개의 칩 레이어가 CPU, GPU, NPU 및 기타 기능 모듈을 공동으로 담당합니다.
이 구조는 신호 경로를 크게 단축할 수 있으며, 이는 상호 연결 전력 소비를 일부 줄이기 위한 로직 폴딩의 기초이기도 합니다. 그러나 "신호 경로가 더 짧다"와 "칩이 더 쉽게 열을 발산한다"는 것은 완전히 다른 두 가지 문제입니다.
사실 이는 Logic Folding이 기존의 고급 프로세스와 경쟁할 때 가장 직면해야 하는 모순일 수 있습니다. 트랜지스터를 축소하기 위해 보다 진보된 포토리소그래피 공정을 사용하면 트랜지스터 밀도를 높이는 동시에 일부 정전용량과 작동 전압을 줄일 수 있는 반면, 로직 폴딩은 공간 재배치를 통해 밀도를 더욱 향상시킬 수 있습니다. 후자는 포토리소그래피 공정의 일부 제한을 피할 수 있지만 점점 더 많은 가열 장치를 제한된 3차원 공간에 집중시킵니다.
이것이 바로 일부 업계 전문가들이 Logic Folding이 현재 고급 사진 평판 공정을 완전히 대체하기보다는 '보상 기술 경로'에 더 가깝다고 믿는 이유입니다.
현재 Huawei가 공개한 데이터는 새로운 아키텍처가 일부 모듈의 전력 소비를 줄이면서 트랜지스터 밀도와 작동 주파수를 높일 수 있음을 보여줍니다. 그러나 이러한 장점이 더 높은 성능, 더 큰 규모 및 더 많은 스택 레이어로 계속 유지될 수 있는지 여부를 확인하려면 더 많은 실제 제품과 독립적인 테스트가 필요합니다.
Apple 및 Qualcomm과 같은 회사가 현재 Logic Folding과 정확히 동일한 설계 경로를 채택하지 않는다는 점은 특히 주목할 가치가 있습니다. Apple, Intel, Qualcomm 등 첨단 칩 제조사들도 3D 패키징과 칩 스태킹을 활발히 연구하고 있지만, 보통 다이, 3D 캐시, 하이브리드 본딩을 이용해 독립된 칩에 서로 다른 기능의 모듈을 넣은 뒤 첨단 패키징 기술을 통해 결합하는 방식을 사용한다.
이 접근 방식의 중요한 장점은 다양한 칩 레이어에서 전력 소비와 열 방출을 보다 유연하게 배열할 수 있다는 것입니다. 예를 들어, 고전력 컴퓨팅 로직은 열을 방출하기 쉬운 위치에 배치하고 캐시, I/O와 같은 저전력 모듈은 다른 레이어에 배치할 수 있습니다.
Huawei Logic Folding은 칩 자체의 논리 레이아웃을 더욱 변경하여 기존의 2차원 논리 회로를 수직 방향으로 더욱 확장했습니다. 따라서 내부 연결 거리가 더 짧아질 수 있지만 열 관리 압력도 더 커집니다.
그러나 이것이 Apple과 Qualcomm이 Logic Folding에 관심이 없다는 의미는 아닙니다. 오히려 3D 통합이 반도체 산업의 중요한 미래 방향이 됨에 따라 로직 폴딩에 포함된 로직 수직 설계, 초고밀도 상호 연결 및 신호 경로 단축 개념은 그 자체로 일정한 기술적 가치를 가지고 있습니다.
진짜 질문은 경제성과 실질적인 이점입니다. TSMC의 가장 진보된 공정을 사용할 수 있는 Apple과 Qualcomm의 경우 고급 리소그래피를 통해 더 높은 트랜지스터 성능과 에너지 효율성을 얻을 수 있다면 로직 폴딩을 달성하기 위한 추가적인 설계 복잡성, 제조 비용 및 방열 문제는 충분히 매력적이지 않을 수 있습니다.
첨단 노광 장비에 한계가 있는 화웨이의 경우 상황은 전혀 다르다. 아키텍처 혁신을 통해 기존 제조 공정의 실제 활용 효율성을 높이면 최첨단 EUV 장비를 무료로 사용하지 않고도 칩 성능을 지속적으로 향상시킬 수 있습니다. 따라서 Logic Folding은 매우 명확한 전략적 가치를 가지고 있습니다.
현재 화웨이는 논문과 기술 시연에서 상용 칩 단계까지 Logic Folding을 발전시켰으며 차세대 Kirin 프로세서는 관련 기술을 채택했습니다. 이는 향후 몇 년이 이 아키텍처의 진정한 가치를 테스트하는 중요한 기간이 될 것임을 의미합니다.
화웨이가 열 방출, 제조 수율, EDA 도구 등의 문제를 해결하고 신뢰성과 비용 제어 가능성을 유지하면서 로직 폴딩을 더 많은 적층 레이어로 확장할 수 있다면 이 기술은 전통적인 무어의 법칙을 뛰어넘는 진정으로 중요한 칩 확장 경로가 될 수 있습니다.
그러나 적층된 층의 수가 증가함에 따라 열 밀도가 급격히 증가하여 결국 칩의 주파수와 전력 소비를 줄여야 한다면, 3차원 트랜지스터의 밀도를 높여 로직 폴딩을 통해 얻을 수 있는 이론적 이점이 열 방출 문제로 인해 부분적으로 또는 심지어 크게 상쇄될 수 있습니다.
따라서 현재 로직 폴딩에 대한 가장 정확한 평가는 진보된 공정을 돌파했다거나, 실용성이 전혀 없다는 것이 아니라, 매우 의미 있는 건축학적 탐구를 나타낸다는 것이다. Huawei는 칩의 내부 공간 레이아웃을 재설계함으로써 신호 경로를 크게 단축하고 일부 상호 연결 오버헤드를 줄일 수 있음을 입증했습니다. 실제로 이 기술의 상한선을 결정하는 것은 3차원 적층으로 인해 발생하는 열 방출 및 제조 문제를 해결하면서 이러한 이론적 이점을 지속 가능한 성능 향상으로 전환하는 방법입니다.
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