Intel 14A 프로세스 수율은 시험 생산에 앞서 중요한 진전을 이룹니다.

Morgan Stanley의 최신 연구에 따르면 Intel의 차세대 14A 프로세스 노드의 현재 결함 밀도(D0)는 약 0.5입니다. 이는 길고 복잡한 반도체 제조 프로세스에서 웨이퍼의 단위 면적당 생산되는 순수 기능성 스크랩 칩의 비율이 낮고 동일한 단계의 새로운 프로세스에 비해 전체 수율 수준이 상당하다는 것을 의미합니다. 

Intel의 경우 이 데이터는 14A가 아직 램프업 초기 단계에 있음을 보여 주지만 동일한 개발 일정에서 14A가 18A를 능가했다는 이전 주장을 뒷받침합니다. 인텔은 2027년 1분기에 이 노드의 결함 밀도를 약 0.1~0.2로 더 줄이고, 이를 노드로 활용해 자사 제품에 대한 내부 테스트 칩 테이프아웃과 소규모 양산 램프를 시작한 뒤 2028년 리스크 시험 생산 단계에 돌입하고, 2029년 대규모 양산에 돌입할 계획이다.

현재 양산 제품을 살펴보면, 인텔의 최신 '팬서 레이크(Panther Lake)' SoC는 멀티칩 패키징 솔루션을 사용하는데, 컴퓨팅 코어에 사용되는 컴퓨팅 칩(컴퓨팅 타일)이 18A 공정을 기반으로 제작된다. 다이 크기는 약 8.004 × 14.288mm이고 면적은 약 114.304제곱밀리미터입니다. 이 기사에서는 다이 면적은 변하지 않지만 트랜지스터 밀도가 증가하여 14A 프로세스로 마이그레이션된다고 가정하여 이를 참고 자료로 사용합니다. D0=0.5의 현재 조건에서 14A 공정에서 이 크기 설계의 이론적 수율은 약 56.45%에 도달할 수 있습니다. 18A는 현재 대량 생산 단계에 있으므로 실제 수율은 아직 램프업 단계에 있는 14A보다 더 좋다는 점을 강조해야 합니다. 그러나 통계적 추정에 따르면 14A는 현재 프로세스 성숙도로 이 수준에 도달할 수 있으며 이는 매우 긍정적인 신호로 간주됩니다. 이 추정치는 하프필드 노출 모드의 높은 개구수(High-NA) EUV 장치의 생산 조건을 기반으로 하며 Intel 14A에 대한 지속 가능한 최적화의 초기 단계를 반영합니다. 모건스탠리도 보고서에서 현재 검증에 사용되는 테스트 칩의 수율이 40% 안팎이라고 언급했다. 테스트 칩의 다이 크기가 "Panther Lake" 컴퓨팅 칩보다 훨씬 클 가능성이 높다는 점을 고려하면 이 데이터는 위의 모델 추정치와 일치하지 않습니다.

중장기 목표로 인텔이 14A의 D0 결함밀도를 0.1~0.2로 성공적으로 압축할 수 있다면, 약 100제곱밀리미터 면적의 칩 설계에서는 이론적 수율이 80~90%까지 늘어날 것으로 예상된다. 구체적인 수준은 실제 회로 구조 및 레이아웃 구현에 따라 다릅니다. 보고서는 이 예측이 주로 고전적인 포아송 수율 모델을 기반으로 하며 업계에는 다양한 계산 방법이 있다고 지적했습니다. 또한 "결함 수율"과 "파라미터 수율"을 구별할 필요가 있습니다. 전자는 칩이 켜지고 작동할 수 있는지 여부에 초점을 맞추고, 후자는 칩이 전력 소비, 주파수 및 기타 지표 측면에서 제품 사양을 완전히 충족할 수 있는지 여부를 고려합니다. 매개변수 수율은 종종 매우 민감한 내부 데이터이므로 외부인이 이와 관련하여 14A에 대한 자세한 정보를 얻는 것은 어렵습니다.

설계 지원 및 고객 생태계 측면에서 Intel 14A는 현재 PDK(Process Design Kit) 버전 0.5에 해당합니다. 계획에 따르면 버전 0.9 PDK가 출시되면 파운드리 고객은 플랫폼에서 대량 생산 규모, 특정 제품 설계 및 기타 주요 매개변수를 확정하게 됩니다. Intel 이사회 구성원이자 업계 베테랑 투자자인 Lip-Bu Tan은 이전에 PDK 0.9 버전을 이 노드의 "성배"라고 불렀으며 이 버전이 올해 10월 대중에게 공개될 것으로 예상했습니다.

생산 라인 장비 및 공정 능력 측면에서 Intel은 ASML과 협력하여 Intel 파운드리 사업 생산 라인의 14A 노드에 해당하는 High-NA EUV 리소그래피 기계의 승인 테스트를 완료하여 전반적인 웨이퍼 출력 능력을 향상시켰습니다. 현재 배포된 TWINSCAN EXE:5200B는 ASML의 2세대 High-NA EUV 스캐닝 장치로, 이전에 14A 시험 실행에 사용된 TWINSCAN EXE:5000 플랫폼에서 상속 및 업그레이드되었습니다. 이러한 차세대 장비를 통해 인텔은 단일 시즌에 30,000개 이상의 웨이퍼 처리 실험을 완료했으며, 특정 공정 레이어에 필요한 포토리소그래피 단계를 줄여 일부 레이어의 공정을 약 40단계에서 10단계 미만으로 줄여 공정 사이클 시간을 대폭 단축하고 전체 제조 공정을 단순화했습니다.

글로벌 웨이퍼 제조 분야의 치열한 경쟁을 배경으로 인텔의 14A 공정 수율의 단계적 돌파구는 회사 자체의 미래 제품 로드맵의 토대를 마련할 뿐만 아니라 High-NA EUV 시대에 잠재 대형 고객으로부터 주문을 획득하기 위해 파운드리 사업에 중요한 협상 카드를 제공합니다. 보고서에 인용된 수율 추정 모델은 SemiAnalytic이 제공하는 웨이퍼 및 다이 수율 계산 도구에서 나온 것이며, 이는 14A 생산 용량 및 수율 전망에 대한 현재 분석 및 판단을 더욱 지원합니다.