칩 제조 공정이 계속해서 발전함에 따라 단일 칩의 트랜지스터 수는 오늘날 수만 개에서 수백억 개로 계속 증가하고 있습니다. 오랫동안 트랜지스터 밀도를 높이는 것이 더 큰 규모의 집적 회로를 달성하는 주요 방법이었으며 우리는 칩 제조 프로세스를 업그레이드하는 데 중점을 두었습니다. 그러나 프로세스가 물리적 한계에 접근함에 따라 이 경로는 더 이상 지속 가능하지 않습니다. 멀티칩 패키징 기술의 출현으로 트랜지스터 수와 회로 규모를 늘릴 수 있는 또 다른 방법이 생겼습니다.


TSMC가 최근 IEDM에서 공개한 칩 기술 로드맵과 마찬가지로 3DHeteroIntegration과 MonolithicIntegration이라는 두 가지 칩 통합 방법이 있습니다.

1. 3DHeteroIntegration, 이종 3D 통합 기술. 서로 다른 기능을 가진 여러 개의 베어칩(Chiplet)을 수직으로 적층하고 상호 연결해 칩 적층을 구현하는 패키징 및 인터커넥션 기술이다. 장점은 서로 다른 프로세스 노드의 칩을 혼합하고 일치시켜 더 높은 성능 밀도를 달성할 수 있다는 것입니다.

2. Monolithic Integration, 즉 단일 칩 통합 기술입니다. 단일한 대규모 복합 칩을 생산하기 위해 실리콘 기판에 다양한 기능을 가진 회로 구성 요소를 통합하는 통일된 제조 공정을 사용합니다. 장점은 신호 전송 속도가 빠르고 칩 간 상호 연결 병목 현상이 없다는 것입니다.

둘 다 대규모 집적 회로를 구현하는 중요한 방법입니다. 3DHetero Integration은 패키징 기술에 의존하는 반면 Monolithic Integratio는 프로세스 기술에 의존합니다. TSMC는 이 두 가지의 결합 효과로 2030년경 1조 개 이상의 트랜지스터를 집적하는 칩 솔루션을 달성할 것으로 기대하고 있다. 단일 칩에 들어가는 트랜지스터 수도 2000억 개로 급속히 늘어나고, 공정 기술도 1나노미터에 달하게 된다!


현재 가장 큰 단일 칩은 Apple의 M3Max입니다. 이 칩의 트랜지스터 수는 920억 개에 달하며 가장 진보된 TSMC 3nm 공정을 사용하여 제조됩니다. 이전 프로세스 노드(TSMC 4nm)에서 가장 큰 단일 칩은 NVIDIA의 H100 GPU였으며, 코어에 800억 개의 트랜지스터가 통합되어 있고 칩 면적은 814제곱밀리미터입니다.


멀티 칩 통합 솔루션의 경우 대부분 AMD 및 Intel의 데이터 센터 가속기 카드에서 발견됩니다. 예를 들어, 올해 AMD가 출시한 InstinctMI300XAI 가속기 카드는 TSMC SoIC3D 칩 간 스태킹과 CoWoS 고급 패키징 기술을 사용하여 5/6nm 프로세스(HMB 및 I/O는 6nm)의 소형 칩 12개를 통합합니다. 트랜지스터의 수는 무려 1,530억 개에 달합니다. Intel의 PonteVecchio에는 47개의 FPGA 및 HPC 가속기 칩이 통합되어 있으며 전체 칩에는 무려 1000억 개의 트랜지스터가 포함되어 있습니다.


↑인텔폰테베키오

일반 사용자용 제품에서는 AMD가 인텔보다 먼저 멀티칩 패키징 기술을 채택했다. 2017년에 출시된 EPYC 서버 프로세서부터 AMD는 다중 칩 모듈(MCM) 솔루션을 사용하여 동일한 프로세서 패키지에 여러 칩 수준 구성 요소를 통합했습니다. 2019년에는 Ryzen 시리즈 소비자 프로세서에 이 기술이 적용되었습니다. Zen2 아키텍처를 사용하는 AMD Ryzen 3000 시리즈는 처음으로 칩 분리 설계를 사용했습니다. 핵심 부품은 고가의 TSMC 7nm를, IO 부품은 12nm를 사용했습니다. 마지막으로 코어와 IO 부품이 동일한 기판에 통합되었습니다.


↑AMDryzen8000

그 후 AMD는 계속해서 칩렛 아키텍처를 최적화하여 성능과 비용 효율성 측면에서 AMD에게 확실한 이점을 제공하고 큰 상업적 성공을 거두었습니다.

반면 인텔은 2024년 말 코어 울트라 프로세서가 출시될 때까지 소비자 제품에 멀티칩 통합 패키징 기술을 사용하지 않았다. AMD의 라이젠 시리즈보다 약간 늦긴 했지만, 이는 x86 칩 제조업체가 멀티칩 시대에 본격적으로 진입한 것을 의미한다.


↑인텔 코어 울트라

Core Ultra에는 ComputeTile, GraphicsTile, SoCTile 및 I/OTile이라는 4개의 작은 칩이 있으며 Intel의 Foveros3D 패키징 기술을 통해 서로 연결되어 코어 아키텍처에 이기종 통합을 달성합니다.


인텔에 따르면 Foveros3D 패키징 기술의 핵심은 노출된 다수의 칩을 마이크로컨택(Microbumps)을 통해 로직 칩 기판 위에 수직으로 쌓고, TSV(Through Hole)를 이용해 칩 간 수직 신호 상호 연결을 구현하는 것이다. 이러한 수직형 3D 패키징 방식은 이종 칩의 혼합 패키징 및 매칭을 실현할 수 있습니다. 공간 효율성과 성능 밀도가 매우 높아 칩 설계의 유연성이 크게 향상됩니다.

멀티 칩 통합 패키징 기술이 현재는 물론 향후 5년 후에도 칩 개발에 중요한 기술이 된다는 것은 의심의 여지가 없습니다. 이는 또한 과거 패키징 기술의 발전에 관심을 갖게 합니다.

칩 패키징의 개발 이력 및 대표 제품은 다음과 같습니다.

1.DIP 패키지: 듀얼 인라인 패키지는 1970년대와 1980년대에 유행했으며 대표적인 제품은 8086CPU입니다.

2. PGA 패키지: Intel80486으로 인해 인기가 있는 연결 구멍이 있는 패키지입니다.

3.PQFP 패키지: 1990년대와 2000년대 마이크로프로세서에 사용된 플라스틱 쿼드 플랫 패키지.

4. BGA 패키지: 볼 그리드 어레이, 펜티엄이 대표적인 제품으로 1990년대 중후반에 인기를 끌었습니다.

5. FlipChipCSP: IntelCore 및 AMDAthlon 시리즈 CPU에 사용되는 플립 칩 칩 규모 패키징입니다.

6.MCM 패키징: 멀티 칩 모듈 패키징, EPYC 서버 프로세서.

7. 칩렛 패키징: Zen4 및 Intel Ponte Vecchio와 같은 최신 프로세서 및 AI 가속기에 적합합니다.

칩이 더 작아지고 기능이 향상됨에 따라 패키징 기술은 전기적 성능과 비용 요구 사항을 충족하기 위해 계속해서 발전하고 있습니다. 이러한 다양한 패키징 및 상호 연결 기술은 계속 발전하고 혁신하여 업계가 AI 및 고성능 컴퓨팅과 같은 애플리케이션의 지속적인 요구를 충족하기 위해 이기종 융합 칩의 더 높은 성능과 복잡성을 달성하도록 이끌 것입니다. 제조 공정과 패키징의 조화로운 발전은 전자 정보 산업의 새로운 성장 공간을 열어줄 것입니다.