요약:
IBM과 Siemens는 IBM이 올해 발표한 NanoStack 트랜지스터 아키텍처를 발전시키기 위한 공동 연구를 발표했으며, 이는 차세대 칩 설계, 시뮬레이션 및 제조에 필요한 도구 및 프로세스 개발에 중점을 두고 있습니다. IBM은 반도체 장치 기술을 담당하고 있으며 Siemens는 전자 설계 자동화, 프로세스 시뮬레이션, 리소그래피 최적화 및 고급 제조 소프트웨어 분야의 역량을 제공할 것입니다. 양 당사자는 실제로 칩을 제조하기 전에 성능을 시뮬레이션하고 설계를 최적화하며 처리 문제를 식별하기 위해 보다 정교한 가상 모델을 구축할 계획입니다.
나노스택의 핵심 아이디어는 전통적으로 나란히 배열되어 있던 트랜지스터를 수직 스택으로 바꾸고, 서로 다른 층을 엇갈리게 배열함으로써 2차원 평면에서 트랜지스터 사이의 거리가 계속해서 좁아지는 한계를 돌파하는 것이다. IBM은 새로운 아키텍처가 각 레이어에 대해 서로 다른 재료 조합을 사용하여 각각 트랜지스터 성능과 전력 소비를 최적화할 수 있다고 말했습니다. N형과 P형 트랜지스터를 서로 적층함으로써 설계자는 재료와 배선 방법을 보다 유연하게 선택할 수도 있습니다. IBM은 이를 업계 최초로 알려진 나노시트 기반 3차원 트랜지스터 설계라고 설명합니다.
올해 6월 IBM은 7나노미터(0.7나노미터) 기술 연구 결과를 발표했는데, 거의 1000억 개의 트랜지스터를 자사 2나노미터 칩의 약 2배에 달하는 밀도로 손톱 크기의 칩에 집적할 수 있다고 밝혔습니다. "0.7나노미터"는 칩에 있는 각 트랜지스터의 실제 크기가 아니라 기술 노드 이름을 나타냅니다. IBM이 발표한 논문 결과에 따르면 2나노미터 노드와 비교하여 신기술은 최대 약 50%의 성능 향상을 가져오거나 성능이 동일할 때 에너지 소비를 약 70% 줄일 수 있다고 추정합니다. 다른 연구에 따르면 NanoStack 아키텍처는 SRAM 영역을 약 40%까지 줄일 수 있습니다. 본 수치는 IBM의 연구기술에 대한 계산 및 예측에 따른 것으로, 양산제품의 실제 측정된 성능은 아닙니다.
IBM은 앞서 연구팀이 초박형 유전체 본딩, 듀얼 채널 엔지니어링, 노멀 스위칭 CMOS 인버터 등의 실험을 통해 나노스택 구조의 실제 제조 및 컴퓨팅의 타당성을 검증했다고 밝힌 바 있다. 그러나 실험실 샘플에서 대량 생산으로 전환하려면 웨이퍼 접합 및 정렬, 층간 방열, 미세 배선, 후면 전원 공급 장치 및 3차원 검사와 같은 문제를 해결해야 합니다. IBM은 이르면 향후 5년 안에 생산 단계에 진출할 수 있다고 밝혔지만 이번 지멘스와의 협력 발표에서는 구체적인 개발 일정이나 투자 금액, 상용 대량 생산 고객 등을 밝히지 않았다.
이 협력의 초점은 새로운 칩이 생산에 투입되었음을 알리는 것이 아니라 복잡한 3차원 트랜지스터를 설계, 시뮬레이션 및 제조할 수 있는 툴 체인을 구축하는 것입니다. IBM과 Siemens는 장치 물리학, 칩 설계 소프트웨어 및 제조 프로세스를 공동으로 최적화하여 차세대 NanoStack과 7나노미터 노드 이상의 기술 연구 및 개발을 위한 기반을 마련하기를 희망합니다.
댓글