추세는 저류처럼 빠르게 다가오고 있으며 업계 리더들도 서두르고 있습니다. 반도체 공정의 공정 소형화 게임이 끝나자 첨단 패키징이 점차 칩 산업의 승자가 되었습니다. 올해 초 반도체 업계가 이렇게 큰 혼란을 겪을 것이라고는 누구도 상상하지 못했습니다. 칩 업계 전체가 재고 정리에 몸살을 앓고 있는 올해, 엔비디아의 AI 칩은 찾아보기 힘들다. 국내 인터넷 거대 기업들은 A800과 H800 칩 몇 개를 더 얻기 위해 개인적으로 캘리포니아에 있는 NVIDIA 본사로 날아갔습니다.

01

추세는 저류와 같다: 황 리더가 주문을 촉구하기 위해 전투에 나섰고, TSMC는 서둘러 생산을 확대했다.

황 사범이 희귀한 상품을 갖고 있어서가 아니라, TSMC의 생산능력 부족으로 AI 칩 업계 전체가 어려움을 겪고 있기 때문이다.

5월 27일, 황 지도자는 표면적으로는 졸업식 연설을 위해 국립대만대학에 가고 있었다. 재벌이 젊은 학생들에게 주는 영혼을 위한 닭고기 수프는 맛있지만, 사실 TSMC의 생산 확대를 촉구하는 것이 황 여행의 핵심 목적 중 하나이다. TSMC는 이미 생산 능력 확대를 위해 조율하고 있으며 2024년 말까지 생산 능력 20만개에 도달할 것으로 예상되는 것으로 알려졌다. Wei Zhejia CEO는 TSMC 주주총회에서 Longtan 공장에서 CoWoS 생산 능력 확대를 위한 노력을 강화할 것이며 Zhunan AP6 공장도 지원에 동참할 것이라고 밝혔습니다.


사진: 황런쉰(黃仁興)이 국립대만대학 졸업식에 참석해 연설하고 있다

칩파운드리 생산능력이 과잉이라는 말이 있지 않나요? Lao Huang이 전쟁을 감독하기 위해 TSMC에 직접 가야 하는 이유는 무엇입니까? 대중의 믿음과는 달리 이번에 빡빡한 것은 TSMC의 7nm, 5nm 등 첨단 공정의 웨이퍼 파운드리가 아니라 이전에는 심각하게 받아들여지지 않았으며 전체 산업 체인에서 가장 짧은 링크가 된 첨단 패키징입니다.

반도체 산업 분업에서 패키징은 항상 경멸의 사슬의 최하위에 있었습니다. 부가가치가 낮고 자본 지출이 높기 때문에 칩 회사는 이를 피하려고 합니다.

이러한 AI 칩 부족으로 인해 첨단 패키징 기술의 대표주자 중 하나인 CoWoS가 처음으로 주목을 받았습니다. 이전에는 인기가 없었던 이 용어는 누구나 아는 이름이 되었습니다. 업계에서는 첨단 패키징 CoWoS의 생산 능력을 직접 추적해 Nvidia의 다음 분기 실적을 예측한 다음 Nvidia의 실적 시즌 동안 미친 듯이 콜 옵션을 구매할 수 있을 정도로 과장하기도 합니다.

위에서 아래로 논리적으로 추론하면 다음과 같습니다. 업계 거대 기업이 AI 군비 경쟁을 위해 경쟁하고 있습니다. -> AI 군비 경쟁에는 대량의 AI 칩이 필요합니다. -> AI 칩에는 TSMC 파운드리가 필요합니다. -> TSMC 파운드리는 고급 패키징 CoWoS 생산 능력으로 인해 제약을 받습니다.

첨단 패키징은 하루아침에 불사조가 되었고, TMT 산업 발전을 가로막는 가장 큰 걸림돌이 되었다고 해도 과언이 아닙니다.

반도체 제조 분야의 흔들리지 않는 맏형인 TSMC가 여전히 첨단 패키징 분야를 선도하고 있음에도 불구하고 이러한 추세의 급속한 발전에 대한 준비가 되어 있지 않은 것은 분명합니다. 고객의 촉구에 따라 장비 제조업체가 수동적으로 CoWoS 생산 능력을 늘릴 것을 긴급하게 촉구할 수 있습니다.

모두가 포장 산업에 직면하는 것은 이번이 처음이기도 합니다.


그림: 반도체 산업 체인; 종타이증권

02

전통적인 사고가 종말을 맞이할 때

칩 성능을 향상시키는 가장 직접적인 방법은 트랜지스터 수를 최대한 늘리는 것인데, 이는 전기차의 배터리 팩을 더 쌓아 배터리 수명을 늘리는 것과 다르지 않다. 따라서 반도체 산업 발전을 위해 첨단 칩 연구개발의 전통적 이념은 언제나 '트랜지스터를 야단법석으로 만드는 것'이었다. 쉽게 말하면 공정을 축소하면서 칩 면적을 늘리는 것이다.

그 중 공정 축소의 목적은 단위 면적당 더 많은 트랜지스터를 넣는 것인데, 14nm, 7nm, 5nm, 3nm 정도에서 우리가 흔히 듣는 말이다. 이렇게 하면 트랜지스터를 점점 더 작게 만들 수 있고, 단위 면적당 더 많은 트랜지스터를 쌓을 수 있게 된다. 또 다른 방법은 영역을 확장하는 것인데, 이는 주어진 공정을 전제로 칩을 최대한 크게 만드는 것입니다.

지난 수십 년 동안 우리는 컴퓨터와 휴대폰의 논리 칩이 수명을 연장하기 위해 이 방법에 의존해 왔다고 말할 수 있습니다. 이 방법이 오늘날까지 발전함에 따라 필연적으로 두 가지 주요 한계에 직면하게 되었습니다.

한계점 1: 공정 수축으로 인한 한계 이익이 점점 작아지고 있습니다.

실제로 28나노 이후 칩 설계에서 첨단 공정을 추구하는 데 따른 비용 효율성은 점점 낮아지고 있다. VeriSilicon의 투자 설명서에 공개된 데이터에 따르면, 14/16nm 이후 칩의 단위 면적당 비용이 급격히 증가했으며 무어의 법칙은 계속해서 둔화되었습니다. 공정이 28nm에서 5nm로 발전하면서 단일 R&D 투자도 5천만 달러에서 5억 달러 이상으로 대폭 늘어났습니다.

고급 프로세스는 돈을 많이 쓰는 경쟁이 되었기 때문에 Apple, Nvidia, Samsung, AMD, Intel, MediaTek, Tesla 및 Huawei와 같은 소수의 회사만이 가장 진보된 칩을 만들고 있습니다. 연초에 OPPO는 Zheku 팀을 해체할 수밖에 없었습니다. 이는 고급 칩 개발의 높은 문턱을 보여주는 가장 좋은 예입니다.

첨단 입출력 비율이 반드시 적절한 것은 아니기 때문에 많은 칩이 28nm 이후에 머물며 더 이상 맹목적으로 첨단 공정을 추구하지 않습니다.


그림: 다양한 적용 기간에 따른 다양한 공정 노드의 칩 설계 비용(단위: 백만 달러) 출처: VeriSilicon 투자 설명서

한계 2: 대형 칩의 수율이 점점 낮아지고 있습니다.

트랜지스터 밀도를 높이기 위해 첨단 공정을 추구하는 것 외에 칩을 더 크게 만드는 방법도 있다. 많은 노력이 기적을 낳는다고 합니다. 그러나 이 간단한 방법은 기본적으로 끝났습니다.

여전히 Nvidia의 AI 칩을 예로 들어보겠습니다. 기존 칩과 비교하여 AI 칩은 최고의 성능을 달성하기 위해 더 넓은 영역을 가지고 있습니다. NVIDIA의 AI 베어 칩 크기는 일반적으로 800mm2를 초과하며 이는 일반 휴대폰 메인 제어 칩보다 몇 배 더 큽니다. 칩이 너무 커지면 직접적인 문제는 생산 수율이 급격히 떨어진다는 점이다.

업계에는 공정 제조 수율을 판단하기 위한 Bose-Einstein 모델이 있습니다: 수율 = 1/(1+칩 면적*결함 밀도)n. 이 공식을 보면 단일 칩의 면적이 클수록 수율이 낮아진다는 것을 쉽게 알 수 있습니다.

어떤 사람들은 수율이 낮아도 상관없고, 몇 개만 더 만들면 괜찮을 것이라고 자연스럽게 말할 것입니다. 이는 분명히 산업생산에 대한 이해가 부족하기 때문이다. NVIDIA AI 칩은 현재 칩당 10,000달러 이상에 판매되고 있으며, 낮은 수율로 인한 손실은 누구도 감당할 수 없습니다.

모델 추정에 따르면 150mm² 중대형 칩 수율은 약 80%인 반면, 700mm² 이상 초대형 칩 수율은 30%로 급락할 전망이다. 더욱이 업계 관계자에 따르면 포토리소그래피 마스크의 크기 제한으로 인해 단일 칩의 면적은 일반적으로 800mm2를 넘지 않기 때문에 엔비디아의 AI 칩은 실제로 면적의 상한선에 접근하고 있다.

첨단 칩의 발전을 촉진하는 방법이 전례 없는 도전에 직면하기 시작하면 업계는 생존할 수 있는 새로운 방법을 찾아야 합니다.

03

미래로 뛰어들어 고급 패키징의 신비를 밝혀보세요

패키징 산업은 칩 디자인이나 웨이퍼 파운드리만큼 눈길을 끌지는 못하지만, 칩 종류의 급속한 발전으로 글로벌 칩 패키징 산업의 규모도 상당하다. 2022년에는 시장 규모가 800억 달러를 넘어설 것입니다. 무시하기 어려운 산업이지만 늘 순환적이라는 꼬리표가 붙어왔습니다.

업계로 돌아가면 반도체 패키징은 반도체 제조 공정의 후공정이다. 칩과 기타 전자 부품 간의 전기적 연결을 더 잘 실현하도록 설계되었습니다. 업계 관계자는 칩은 대뇌피질, 패키징은 뇌의 두개골과 같다고 비유한 적이 있다. 따라서 오랜 반도체 역사에서 패키징은 보조적인 역할만 했을 뿐 시장의 관심은 높지 않았다. 처음으로 포장 산업을 최전선으로 끌어올린 것은 바로 고급 포장입니다.

다른 측면에서 보면, 포장 산업의 기술 발전은 느리지 않으며, 소위 '순수한 순환' 산업도 아닙니다.

지난 70년 동안 포장 산업은 적어도 네 가지 주요 기술 변화를 경험했습니다. 특히 2010년대부터 업계는 점차 첨단 패키징의 새로운 발전 단계에 진입했습니다(2010년 Jiang Shangyi 씨는 전통적인 패키징과 다르며 첨단 패키징으로 정의되는 반도체 회사를 통해 여러 칩을 연결하는 방법을 제안했습니다). 이후 FC, SiP, 2.5D 패키징, 3D 패키징, FO, RDL, TSV 등 새로운 개념이 속속 등장하기 시작했다.

물론 이로 인해 2023년 첨단 패키징을 연구하는 연구자들이 갑자기 너무 많은 낯선 어휘에 압도당하게 되어 정말 압도적입니다.


그림: 패키징 기술 발전의 역사

고급 패키징을 이해하는 것은 실제로 복잡하지 않습니다. 앞서 언급한 아이디어에 따르면 단순히 단일 칩의 면적을 늘리고 제조 공정을 줄이는 것은 점점 불가능해지기 때문에 원래 매우 클 것으로 예상되었던 단일 칩을 여러 기능 모듈로 분할한 다음 특정 프로세스를 사용하여 우수한 성능을 갖는 작은 칩을 만들 수 있습니까? 마지막으로, 이 작은 칩을 모아서 "큰 칩"을 형성하여 "제갈량에 비해 세 개의 우두머리" 효과를 얻습니다.

이는 고급 패키징의 최저 수준 원리로, 부품을 여러 개로 쪼개어 난이도를 크게 줄여줍니다. 서로 다른 칩이 동일한 재료로 만들어진 후 함께 패키징되는 경우를 업계에서는 이종 통합이라고 합니다. 일부 칩이라도 서로 다른 재질로 만들어져 함께 포장되는 경우를 업계에서는 이종 통합이라고 합니다.

위 아이디어를 실현하기 위해 업계에서는 실리콘 웨이퍼 간 연결을 구현하는 TSV 기술(ThroughSiliconVia, through-silicon via technology), RDL(재분배 기술) 등 이 아이디어를 현실로 만들기 위한 새로운 프로세스 개발에 의존하고 있습니다.

3D 패키징을 예로 들어보겠습니다. 상부 및 하부 스택이 동일한 유형의 칩인 경우 TSV는 일반적으로 전기 상호 연결 기능을 직접 완료할 수 있습니다. 상부 스택과 하부 스택이 서로 다른 유형의 칩인 경우, 상부 및 하부 칩의 IO는 RDL 재배선 레이어를 통해 정렬되어 전기적 상호 연결을 완료해야 합니다.

고급 패키징의 대표적인 솔루션으로 여전히 NVIDIA의 AI 칩으로 돌아가지만, CoWoS는 10년 전에 TSMC와 Xilinx가 개발했지만 결국 NVIDIA의 AI 칩으로 옮겨졌습니다.

NVDIA의 현재 주요 제품인 A 및 H 시리즈는 모두 TSMC CoWoS2.5D 패키징을 사용합니다. A100을 예로 들면, 메인 칩 A100은 7nm 공정을 사용한 단일 칩 아키텍처로 하이닉스의 HBM이 탑재되어 있습니다. 가장 중요한 두 칩 사이의 고속 상호 연결은 CoWoS를 통해 달성됩니다.


그림: TSMC가 Nvidia에 제공한 CoWoS 패키징 솔루션.

따라서 과거 업계에서는 여전히 첨단 패키징에 대해 의구심을 품고 있었지만(패키징 공장은 크게 투자하지 않았으나 웨이퍼 공장인 TSMC가 갑자기 등장했다), 엔비디아의 핫셀 AI 칩은 첨단 패키징이 반도체의 승자가 되고 있다고 공식 발표했다.

업계를 선도하는 업체들도 무어의 법칙이 물리적 한계에 가까워짐에 따라 첨단 패키징이 점점 더 중요한 역할을 할 것임을 깨닫고 시급히 첨단 패키징을 따라잡고 있습니다.

예를 들어, 치약 제조업체인 Intel은 두 가지 고급 패키징 솔루션에 중점을 두고 있습니다.

1) 저비용에 중점을 둔 2.5D 패키징 EMIB; 2) 고성능에 초점을 맞춘 Foveros3D 대면 칩 적층 패키징 기술.

보도에 따르면 인텔이 올해 출시할 14세대 CPU 미티어 레이크는 CPU, GPU, IO, SoC 등 4개의 독립 모듈을 통합하고 포베로스 패키징 기술을 사용해 타일 같은 칩렛 디자인을 최초로 선보일 예정이다.

삼성은 현재 I-Cube, X-Cube, R-Cube, H-Cube 등 4가지 고급 패키징 솔루션을 보유하고 있습니다. 기술적 원리는 비슷하므로 자세히 설명하지 않겠습니다.

기술적 세부 사항을 떠나 실제로 여러 제조업체의 고급 패키징은 TSMC와 유사하지만 특허 분쟁을 구별하고 피하기 위해 어느 정도 우회되었습니다. 서로 다른 이름 사이에는 본질적인 차이가 없습니다. 더 중요한 것은 거대 기업들이 고급 패키징의 중요성을 깨닫기 시작한 후, 자신들이 이길 수 없다면 합류하기로 결정했다는 것입니다.

민성증권의 요약에 따르면, 미래에는 고급 패키징에 의존하는 제품이 기본적으로 삶의 모든 측면을 포함하는 서버, 휴대폰, AI, 웨어러블 및 그래픽 디스플레이에 침투하고 그 중요성이 날로 높아질 것임을 알 수 있습니다.


그림: 글로벌 고급 패키징을 위한 대표적인 솔루션; 출처: 민성증권.

04

국내 산업체인에 또 하나의 의미는 무엇인가?

당연히 모든 사람들은 이렇게 질문해야 합니다. 우리나라는 이러한 중요한 추세를 어떻게 처리하고 있습니까?

우선, 잠재적인 오해를 명확히 해야 합니다. 국내 반도체 산업의 발전이 뒤처져 있음에도 불구하고 패키징 산업 체인은 기술 장벽이 상대적으로 낮고 개발이 상대적으로 초기 단계이기 때문에 여전히 글로벌 경쟁력이 뛰어납니다.

통계에 따르면 세계 10대 포장 회사 중 중국 본토가 3개, 대만이 5개, 미국이 1개입니다. 그 중 Changdian Technology, Tongfu Microelectronics 및 Huatian Technology는 국내 3대 포장 및 테스트 거대 기업으로 알려져 있으며 모두 세계 10위 안에 들었습니다. 더욱이 이들 3개 포장 공장의 사업 레이아웃은 해외 매출이 50% 이상을 차지할 정도로 매우 글로벌하다. Tongfu Microelectronics를 예로 들면, AMD의 패키징 대부분은 Tongfu Microelectronics에서 완성됩니다. 따라서 국내 포장공장은 글로벌 경쟁력을 갖추고 있다고 해도 과언이 아니다.


그림: 세계 주요 포장 및 테스트 공장 순위; 데이터 출처: 중국국제금융증권.

비록 우리가 패키징에서 뒤처져 있지는 않지만, 첨단 패키징은 실제로 한발 뒤처져 있다고 해야 할 것입니다.

데이터에 대해 이야기합시다. 전체 첨단 패키징 분야에서 ASE의 점유율은 26%에 달하고 TSMC와 앰코가 뒤를 잇는다. 국내 최고 수준인 창디엔테크놀로지의 시장 점유율은 8%에 불과하다. 최첨단 첨단 패키징까지 더 올라간다면 국내 입지는 더욱 약화될 것이다. 증거로 Nvidia가 요구하는 CoWoS, 중국 본토의 산업 체인 존재는 0과 같습니다.

이러한 첨단 패키징의 세계적인 물결에 맞춰 국내 패키징 공장도 시대에 맞춰 변화하기 시작했습니다. 업계 조사 정보에 ​​따르면:

●Changdian Technology는 TSV-less, RDL 및 기타 기술에 대한 계획을 세웠습니다. XDFOI 기술 솔루션을 출시하고 해외 고객을 위한 4nm 노드 칩렛 제품의 대량 생산 및 출하를 달성했습니다.

●Tongfu Microelectronics는 2.5D, 3D, MCM-Chiplet 및 기타 기술을 통합하는 고급 패키징 플랫폼인 VISionS를 출시했습니다. 현재 7nm 칩렛 양산 능력을 보유하고 있으며 AMD 등 선두 제조사들과 협력을 지속적으로 강화하고 있다. 양산을 앞둔 AMD의 MI300에서 중요한 역할을 할 것으로 예상된다.

●Huatian Technology는 TSV, eSiFo 및 3DSiP로 구성된 최신 고급 패키징 기술 플랫폼인 3DMatrix를 출시했습니다.

이러한 패키징 공장을 제외하면, 첨단 패키징이 국내 반도체 산업 체인에 어떤 의미를 갖는가?

실제로 첨단 패키징은 AI를 비롯한 각종 칩 개발에 꼭 필요한 과정일 뿐만 아니라 국내 혁신을 이루기 위한 중요한 '코너'이기도 하다. 첨단 패키징은 칩렛 기술을 구현하는 초석 공정이기 때문이다.

많은 사람들이 칩렛과 고급 패키징을 혼동합니다. 정의에 따르면, 칩렛은 여러 개의 동일하거나 다른 작은 칩으로 나뉩니다. 이러한 소형 칩은 동일하거나 다른 프로세스 노드를 사용하여 제조한 다음 크로스 칩 상호 연결 및 패키징 기술을 통해 패키지 수준에서 통합하여 비용을 절감하고 더 높은 통합을 달성할 수 있습니다.

그래서 칩렛은 단지 디자인 컨셉이고, 이 디자인 컨셉을 실현하기 위한 가장 중요한 공정 중 하나가 어드밴스드 패키징입니다. 이 개념은 국내 칩 개발에 더 큰 의미를 갖습니다.

해외 봉쇄 상황에서 국내 산업 체인에만 의존한다면 우리 칩 제조 공정이 달성할 수 있는 이론적 한계는 약 7nm로 해외 3nm보다 여전히 2세대 이상 뒤떨어져 있습니다. 세대차이를 더욱 보완하려면 소형 칩을 여러 개 쌓아야 고성능 제품을 생산할 수 있다.

간단히 말해서, 칩렛을 사용하여 봉쇄 돌파를 달성하고 차선을 변경하여 추월할 수도 있습니다.

산업 발전 법칙에 따르면 고급 패키징은 점점 더 반도체 경쟁의 승자가 되고 있으며 고급 제조 공정과 함께 고급 칩에 필요한 공정이 되었습니다. 국내 체인의 경우 고급 포장만이 코너에서 추월할 수 있는 유일한 방법입니다. 정리하자면, 국내 첨단 포장재 개발이 실제로는 더 시급하다. 혁명이 새로운 방향으로 나아갈 때 동지들은 더욱 열심히 일해야 합니다.

입장:

징둥몰