요약:
화웨이 반도체 사업부 사장 허팅보(He Tingbo)는 최근 '화웨이의 τ 칩이 녹아야 했을까?'라는 논문을 발표했다. 중국과학원의 과학 논문 사전 공개 플랫폼인 ChinaXiv에서. 그는 처음으로 양산 칩의 실제 측정 데이터를 활용해 3D 적층이 필연적으로 열을 발생시킬 것이라는 업계의 의구심에 직접적으로 대응했다.
논문에서는 로직 폴딩 기술을 사용한 Kirin 2026 칩의 트랜지스터 밀도가 제곱밀리미터당 1억 5,500만 개에서 2억 3,800만 개로 55% 증가했다고 밝혔습니다. 이는 지난 3년간 전통공예품의 소형화에 따른 결과이다.
동일한 성능에서 NPU 전력 소비는 66%, GPU 전력 소비는 58%, CPU 성능 코어 전력 소비는 41% 감소했습니다. NPU가 29 TOPS의 동일한 컴퓨팅 성능을 유지했을 때 주파수는 63% 감소하고 전압은 0.85V에서 0.55V로 감소했으며 전력 밀도는 73% 감소했습니다.
He Tingbo는 칩 에너지 소비의 대부분이 트랜지스터 계산에 소비되는 것이 아니라 금속 배선을 통한 데이터 전송에 소비된다고 지적했습니다. 로직 폴딩은 평면 회로를 수직으로 스택하고 긴 수평 트레이스를 매우 짧은 수직 상호 연결로 대체합니다. 일반적인 코어 배선 길이는 약 20% 단축되고 주요 경로는 최대 70% 단축됩니다.
트레이스를 줄이면 상호 연결 커패시턴스가 직접 감소하고 회로의 작동 전압을 더욱 낮출 수 있습니다. 동적 전력 소비는 전압의 제곱에 비례하므로 전력 소비 이득이 더 커집니다. 특정 모듈의 클럭 버퍼 수가 43,600개에서 19,000개로 절반 이상 줄었습니다.
열 관리 측면에서 Huawei는 열 인식 구역화 및 레이아웃 계획 전략을 채택합니다. 설계 단계에서 고전력 회로가 접히는 것을 의도적으로 방지하고 고전력 하위 시스템이 공간에서 인접하는 것을 방지합니다. 가장 많은 열을 발생시키는 모듈은 열 방출 경로가 가장 명확한 곳에 배치됩니다.
Kirin 2026은 논리적 폴딩을 채택한 최초의 모바일 SoC입니다. 1.5미크론 하이브리드 본딩 피치를 사용하면 5천만 개의 수직 상호 연결이 달성됩니다. 화웨이는 이러한 성능 차이가 전적으로 아키텍처 변경에서 비롯되며 새로운 포토리소그래피 공정을 사용하지 않는다는 점을 강조합니다.
그러나 논리적 접기는 모든 모듈에서 일관되게 수행되지 않으며 컴퓨팅 장치마다 이점이 크게 다릅니다.
DSP 모듈의 전체 전력 소모는 25% 감소했지만, 동시에 칩 면적이 40% 감소해 전력 밀도가 24% 증가했다. Kirin 2027은 이 문제를 해결했습니다. 그러나 직렬 컴퓨팅 특성으로 인해 CPU 성능 코어의 이점은 상대적으로 제한되며 전력 소비는 41% 감소합니다.
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