요약:
화웨이의 공식 정의에 따르면 타오의 법칙은 외부 세계가 잘못 믿고 있는 것처럼 단순히 여러 칩을 물리적으로 쌓아 놓은 것이 아닙니다. 이는 이 핵심기술에 대한 대중의 가장 큰 오해이기도 하다. Huawei 반도체 사업 무선 단말기 칩 제품 관리 부서 이사인 Xu Songyu는 최근 기술 해석을 공개적으로 발표했습니다.
논리적 폴딩 기술은 결코 여러 칩을 단순히 물리적으로 쌓는 것이 아닙니다. 대신, 칩 설계 초기 단계에서 다양한 기능을 통합하여 전체 시스템 설계를 3차원 관점에서 완성합니다. 고성능 논리 회로는 3차원 공간에서 가장 적합한 위치에 배포되고 여러 DIE는 풀 링크 협업 설계를 위한 완전한 칩으로 완전히 처리되어 궁극적으로 신호 라우팅을 단축하고 트랜지스터 밀도를 높이는 효과를 달성하며 성능과 전력 소비의 두 가지 이점을 실제로 얻습니다.
공식적으로 양산에 들어간 Kirin 9050 시리즈는 단일 칩에 5천만 개 이상의 하이브리드 본딩 포인트와 500만 개 이상의 유효 신호 상호 연결을 갖추고 있습니다. 이전 세대 제품에 비해 트랜지스터 밀도는 53.5% 직접적으로 증가했습니다. 실제 사용 경험으로 환산하면 성능과 에너지 효율성이 매우 크게 향상되었습니다.
이 중 기린 9050 프로의 CPU 클럭은 12.7%, CPU 대용량 코어 에너지 효율은 41%, GPU 성능은 40%, GPU 에너지 효율은 45%, NPU 컴퓨팅 파워는 140%, NPU 에너지 효율은 66% 증가했다.
로직 폴딩 기술의 핵심 지원 기술로서 하이브리드 본딩의 공정 정확도가 최종 폴딩 효과를 직접적으로 결정합니다. 화웨이는 효과적인 로직 폴딩을 달성하려면 칩 상단 금속 간격에 대한 하이브리드 본딩 간격의 비율이 3 미만이어야 한다고 공개적으로 밝혔습니다.
Kirin 9050 Pro의 상단 금속 간격은 720nm이며 해당 접합 간격은 2미크론 미만이어야 합니다. 현재 Huawei는 관련 공정 정확도를 1.5미크론으로 달성했으며 2027년에는 접합 간격을 1미크론으로 향상시킬 수 있습니다. 이 공정은 계속해서 반복적으로 최적화될 것입니다.
본딩 간격과 상단 금속 간격의 비율이 1:1에 도달하면 칩 내부의 주요 신호 전송 경로가 크게 단축되고 에너지 효율성이 새로운 수준에 도달합니다. 동시에, 감소된 간격은 더 많은 수의 고속 신호 채널을 수용하고, 많은 수의 상호 연결 경로를 추가하며, 보다 복잡한 로직 폴딩 설계의 구현을 지원할 수 있습니다.
Xu Songyu는 또한 차세대 Kirin 2027 칩이 이제 개발 준비가 되었다고 구체적으로 밝혔습니다. 공개 해석이 공개된 현재 모든 프로젝트의 테스트 결과는 기대에 부합합니다. 논리적인 접기 기술 경로는 향후 10년 동안 지속적인 반복 발전을 위해 완전히 실현 가능합니다.
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